ประเด็นสำคัญ:

• การปรับขนาดวงจรดิจิทัลยังคงให้ประโยชน์อย่างมาก โดยเฉพาะอย่างยิ่งการใช้พลังงานที่ต่ำลง
• การประกอบชิปหลายชิ้นจะเป็นแนวทางหลัก และวงจรส่วนใหญ่จะไม่ใช่ขนาด 2 นาโนเมตรหรือต่ำกว่านั้น
• แม้ว่าระบบเหล่านี้จะมีความยืดหยุ่นมากกว่าโดยเนื้อแท้ แต่จำนวนและความซับซ้อนของข้อแลกเปลี่ยนที่จำเป็นสำหรับการปรับ PPA/C ให้เหมาะสมที่สุดก็เพิ่มขึ้นเช่นกัน

การเปิดตัวกระบวนการผลิต 2 นาโนเมตรและสูงกว่านั้น จะต้องใช้วิธีการใหม่ในการจัดการพลังงานและความร้อน แต่ก็จะช่วยให้มีความยืดหยุ่นมากขึ้นในการออกแบบ และมีตัวเลือกมากขึ้นในการปรับปรุงประสิทธิภาพและลดต้นทุน

พลังงาน ประสิทธิภาพ และพื้นที่/ต้นทุน ยังคงเป็นตัวชี้วัดสำคัญสำหรับผู้ผลิตชิป แต่การให้น้ำหนักและการนำตัวชี้วัดเหล่านั้นไปใช้นั้นอาจแตกต่างกันอย่างมาก ในอดีต ตลาดชิปแบ่งออกเป็นชิปพลังงานต่ำมากที่ใช้ในสมาร์ทโฟนและอุปกรณ์พกพาอื่นๆ และชิปที่มุ่งเป้าไปที่เซิร์ฟเวอร์และเวิร์กสเตชันแบบเสียบปลั๊กที่มีประสิทธิภาพสูง แต่ด้วยการแพร่กระจายของ AI ในอุปกรณ์อิเล็กทรอนิกส์เกือบทุกชนิด แอปพลิเคชันต่างๆ จึงมีความละเอียดและเฉพาะเจาะจงมากขึ้น องค์ประกอบการประมวลผลใดที่ทำงานได้ดีที่สุดสำหรับประเภทข้อมูลหรือภาระงานที่แตกต่างกัน อาจแตกต่างกันไปในแต่ละผู้ผลิตชิปหรือผู้จำหน่ายระบบ และสิ่งที่ได้ผลดีที่สุดในภูมิภาคหนึ่งอาจไม่ใช่ตัวเลือกในอีกภูมิภาคหนึ่ง เนื่องจากข้อจำกัดของโครงข่ายไฟฟ้า ความพร้อมใช้งานที่ไม่สม่ำเสมอและคาดเดาไม่ได้ของส่วนประกอบหรือวัสดุที่จำเป็น รวมถึงกฎระเบียบทางภูมิรัฐศาสตร์

การแยกส่วนประกอบออกเป็นชุดประกอบหลายชิ้นช่วยให้สามารถจัดลำดับความสำคัญของโปรเซสเซอร์และฟังก์ชันต่างๆ ได้ ในขณะเดียวกันก็ช่วยลดความซับซ้อนของแผนฉุกเฉินในกรณีที่ส่วนประกอบที่ไม่สำคัญขาดแคลน และแทนที่จะอัดส่วนประกอบทุกชิ้นลงบน SoC ขนาดเท่าแผ่นแม่พิมพ์ที่เทคโนโลยีการผลิตขั้นสูงที่สุด ก็สามารถพัฒนาชิ้นส่วนต่างๆ ได้ที่เทคโนโลยีการผลิตใดๆ ก็ตามที่เหมาะสม

การลดขนาดของฟีเจอร์ต่างๆ ยังคงมีความสำคัญสำหรับตรรกะบางอย่าง แต่สิ่งที่ถูกปรับขนาดไปยังโหนดที่ทันสมัยที่สุดนั้นกำลังกลายเป็นสัดส่วนที่เล็กลงเรื่อยๆ ของการออกแบบโดยรวม ในทางกลับกัน สามารถเพิ่มทรานซิสเตอร์ในรูปแบบของชิปเล็ตเพื่อเพิ่มประสิทธิภาพได้ ตราบใดที่การเคลื่อนย้ายข้อมูลเข้าและออกจากโปรเซสเซอร์และหน่วยความจำนั้นเร็วพอที่จะรับมือกับปริมาณข้อมูล AI ที่เพิ่มขึ้นอย่างมหาศาล

“หากเจาะจงไปที่เทคโนโลยี 2 นาโนเมตรโดยเฉพาะแล้ว จะมีเพียงไม่กี่ส่วนของระบบรวมวงจรที่ซับซ้อนเหล่านี้เท่านั้นที่จะใช้เทคโนโลยีขั้นสูงที่สุด” เดวิด ฟรีด รองประธานบริษัทLam Research กล่าว “สุดท้ายแล้วมันก็คือการหาค่าที่เหมาะสมที่สุด คุณต้องการใช้เทคโนโลยีที่เหมาะสมที่สุดสำหรับแต่ละองค์ประกอบของระบบ ในอดีตเราเคยหาค่าที่เหมาะสมที่สุดสำหรับพลังงาน ประสิทธิภาพ พื้นที่ และต้นทุนสำหรับการรวมวงจรแบบโมโนลิธิก แต่เทคโนโลยีการบรรจุภัณฑ์ขั้นสูงทำให้เราสามารถหาค่าที่เหมาะสมที่สุดสำหรับพลังงาน ประสิทธิภาพ พื้นที่ และต้นทุนสำหรับระบบย่อยแต่ละส่วนได้ ผลลัพธ์ที่ได้มักจะเป็นเทคโนโลยีที่แตกต่างกันซึ่งมารวมกันผ่านการรวมวงจรแบบไม่เป็นเนื้อเดียวกัน ชิปเล็ตคือวิวัฒนาการตามธรรมชาติของการรวมวงจรระบบแบบลำดับชั้น”

นี่เป็นแนวทางที่แตกต่างในการปรับขนาด “ปัจจุบัน แอปพลิเคชันจำนวนมากได้รับประสิทธิภาพที่ดีขึ้นผ่านการแยกส่วน” ฟรีดกล่าว “นั่นคือการแยกตรรกะออกจากหน่วยความจำ และแยก I/O ออกจากตรรกะ และแยกตัวควบคุมหน่วยความจำออกจากหน่วยความจำ ผลิตภัณฑ์จำนวนมากที่เราเห็นในขณะนี้กำลังเพิ่มประสิทธิภาพผ่านการแยกส่วนหรือการแยกส่วน โดยมุ่งไปสู่กระบวนการบรรจุภัณฑ์ขั้นสูงที่ซับซ้อนมากขึ้น นั่นคือวิธีที่พวกเขาเพิ่มประสิทธิภาพ PPAC”

สิ่งนี้ส่งผลกระทบอย่างกว้างขวางต่อห่วงโซ่อุปทานเซมิคอนดักเตอร์ทั้งหมด “เราจะนำเสนอความยืดหยุ่นและการปรับแต่งที่มากขึ้น” โรซาเลีย ไบกา ซีทีโอภาคสนามด้านเทคโนโลยีบรรจุภัณฑ์ของ Rapidus ซึ่งได้รับใบอนุญาตเทคโนโลยีการผลิต 2 นาโนเมตรจาก IBM กล่าว “บรรจุภัณฑ์บางส่วนที่เรากำลังทำงานร่วมกับลูกค้าจะมีเทคโนโลยี 2 นาโนเมตร และจะมีเทคโนโลยีอื่นๆ ที่ไม่ล้ำหน้ามากนักด้วย และเราจะต้องร่วมมือกับบริษัทอื่นๆ ในอุตสาหกรรมอย่างแน่นอน เพราะเราจะไม่ผลิตชิปเล็ต 4 นาโนเมตรหรือ 7 นาโนเมตร เราจัดหาเฉพาะชิปเล็ต 2 นาโนเมตรเท่านั้น และจะร่วมมือกับโรงงานผลิตอื่นๆ หากเป็นไปได้ หรือกับ OSATs เพื่อนำเทคโนโลยี 2 นาโนเมตรและเทคโนโลยีอื่นๆ มาสู่บรรจุภัณฑ์”

ฟังดูเหมือนตรงไปตรงมา การออกแบบและผลิตชิปเล็ตนั้นง่ายกว่าการออกแบบและผลิต SoC แบบเต็มรูปแบบ แต่การรวมชิ้นส่วนต่างๆ เข้าด้วยกันนั้นไม่ใช่เรื่องง่าย

“มีแนวคิดเรื่องการออกแบบแบบไฮบริดที่สามารถผสมผสานเซลล์มาตรฐานต่างๆ เข้าด้วยกันได้ เช่น การผสมเซลล์มาตรฐานประสิทธิภาพสูงกับเซลล์มาตรฐานใช้พลังงานต่ำ และอาจรวมถึงเซลล์ความหนาแน่นสูงด้วย” อภิเจต ชาครบอร์ตี รองประธานฝ่ายวิศวกรรมของSynopsys กล่าว “ดังนั้นคุณจึงมีเซลล์มาตรฐานหลากหลายรูปแบบให้เลือกใช้ และเครื่องมือ EDA ต้องเลือกใช้เซลล์เหล่านั้นอย่างรอบคอบเพื่อเพิ่มประโยชน์สูงสุด หากคุณใช้เซลล์มาตรฐานประสิทธิภาพสูงทุกที่ เพราะคุณพยายามบรรลุเป้าหมายประสิทธิภาพที่สูงมากสำหรับการออกแบบ HPC AI คุณจะต้องจ่ายราคาในด้านพลังงานและอาจรวมถึงตัวชี้วัดอื่นๆ ด้วย แต่การผสมผสานนี้มีความสำคัญมาก”

ตัวเลือกที่ยืดหยุ่น ตัวชี้วัดที่ปรับแต่งได้

‍นั่นเป็นเพียงจุดเริ่มต้น “มันน่าสนใจยิ่งกว่านั้น” ชาครบอร์ตีกล่าว “คุณอาจมีระบบที่เป็นเนื้อเดียวกันซึ่งประกอบด้วยชิปขนาด 2 นาโนเมตรทั้งหมด ชิปเหล่านั้นต้องเชื่อมต่อกัน ดังนั้นคุณจึงพบกับความท้าทายหรือโอกาสต่างๆ ในด้านบรรจุภัณฑ์ขั้นสูง การเชื่อมต่อแบบไฮบริด ระยะห่างของการเชื่อมต่อ และสิ่งต่างๆ เหล่านั้น คุณจะเชื่อมต่อชิปเหล่านี้เข้าด้วยกันได้อย่างไร มีความก้าวหน้ามากมายในการเชื่อมต่อระหว่างชิป การปรับปรุงความหนาแน่นและระยะห่างของการเชื่อมต่อ และประสิทธิภาพความสมบูรณ์ของสัญญาณด้วยเช่นกัน องค์ประกอบที่น่าสนใจอีกอย่างหนึ่งของชิปหลายขนาดคือ คุณสามารถผสมผสานกันได้ คุณสามารถมีชิปขนาด 28 นาโนเมตรผสมกับชิปขนาด 2 นาโนเมตรได้ นั่นเป็นวิธีหนึ่งในการลดความท้าทายเกี่ยวกับต้นทุนและผลผลิต และอุปสรรคในการใช้โหนดขั้นสูงเหล่านี้”

ในขั้นต้น ชิปประมวลผลแบบหลายชิ้นรุ่นใหม่นี้กำลังได้รับการพัฒนาสำหรับศูนย์ข้อมูล AI ขนาดใหญ่ และตลาดสมาร์ทโฟนและพีซีระดับบน การนำชิ้นส่วนต่างๆ มาประกอบเข้าด้วยกันและคำนวณตัวเลขต่างๆ เช่น อัตราส่วนราคาต่อประสิทธิภาพ (PPA/C) เวลาในการออกสู่ตลาด เวลาในการออกแบบและตรวจสอบ เวลาในโรงงานผลิตหรือโรงงานบรรจุภัณฑ์ ล้วนเกี่ยวข้องกับการออกแบบและการตรวจสอบอย่างเข้มข้น รวมถึงชิปทดสอบหลายตัวและการปรับแต่งอย่างละเอียดตามวิธีการและสถานที่ที่จะนำเทคโนโลยีไปใช้

“ประโยชน์ด้านประสิทธิภาพและพลังงานนั้นมีอยู่จริง แต่ก็มีเงื่อนไข” เอเวอลีน แลนด์แมน ซีทีโอของproteanTecs กล่าว “การเปลี่ยนผ่านของเทคโนโลยีการผลิตไม่ได้ให้ผลลัพธ์ที่เป็นเส้นตรงโดยอัตโนมัติอีกต่อไป คุณค่าที่แท้จริงมาจากการที่ระบบสามารถทำงานได้อย่างปลอดภัยใกล้เคียงกับขีดจำกัดทางกายภาพที่แท้จริงของซิลิคอนมากแค่ไหน ซึ่งเห็นได้ชัดเจนแล้วในแพลตฟอร์ม AI ขนาดใหญ่ ที่ประสิทธิภาพต่อวัตต์เป็นข้อจำกัดที่สำคัญกว่าความถี่ดิบ ในระดับ 2 นาโนเมตร เศรษฐศาสตร์ขึ้นอยู่กับการจัดการ guard-band อย่างชาญฉลาด หากมี guard-band มากเกินไป การลงทุนก็จะล้มเหลว หากตัดออกโดยไม่พิจารณาอย่างรอบคอบ ความน่าเชื่อถือก็จะล้มเหลว ผู้ชนะจะเป็นผู้ที่สามารถวัด เข้าใจ และจัดการ guard-band ได้อย่างไดนามิก ต่อเนื่อง ครอบคลุมทุกภาระงานและตลอดอายุการใช้งาน”

นี่เป็นกระบวนการที่มีราคาแพงและต้องใช้ความเชี่ยวชาญด้านวิศวกรรมสูง แต่สำหรับศูนย์ข้อมูล AI การประมวลผลข้อมูลได้มากขึ้นและเร็วขึ้นโดยการบรรจุทรานซิสเตอร์จำนวนมากขึ้นลงในชุดประกอบหลายชิ้นโดยใช้พลังงานน้อยลงนั้นเป็นสูตรสำเร็จ และสำหรับโทรศัพท์และพีซีระดับไฮเอนด์ การออกแบบชิปเพียงแบบเดียวสามารถกระจายต้นทุนได้ในปริมาณการผลิตมหาศาล ดังนั้นแม้ว่าการพัฒนาชิปใหม่จะมีราคาสูงถึง 100 ล้านดอลลาร์หรือมากกว่านั้น แต่ก็อาจเป็นสิ่งที่ยอมรับได้ โดยเฉพาะอย่างยิ่งหากมีความเป็นไปได้ที่จะนำชิ้นส่วนต่างๆ ของการออกแบบกลับมาใช้ใหม่เมื่อตรรกะที่เร็วขึ้นหรือใช้พลังงานต่ำกว่า หน่วยความจำที่มีความหนาแน่นสูงกว่า และ/หรือการเชื่อมต่อแบบโฟโตนิกส์มีให้ใช้งานอย่างแพร่หลายมากขึ้น

“โดยรวมแล้ว สิ่งที่เราเห็นในเทคโนโลยีการผลิตชิปขนาด 2 นาโนเมตร คือความก้าวหน้าอย่างต่อเนื่องในแง่ของความหนาแน่นของพลังงานที่เพิ่มขึ้น” เบน เซลล์ รองประธานและผู้จัดการทั่วไปฝ่ายพัฒนาเทคโนโลยีลอจิกของอินเทล กล่าว “เมื่อเราออกแบบเทคโนโลยี ตัวชี้วัดที่เราให้ความสำคัญคือ พลังงาน ประสิทธิภาพ และพื้นที่/ต้นทุน แต่ไม่ใช่แค่เรื่องประสิทธิภาพเท่านั้น ส่วนใหญ่เป็นเรื่องประสิทธิภาพต่อวัตต์และปริมาณการลดขนาดพื้นที่ที่สามารถทำได้”

Intel Panther Lake ซึ่งเปิดตัวในเดือนมกราคม 2026 ใช้กระบวนการผลิต 18 อังสตรอม “มันมีตัวเชื่อมต่อและชิปเล็ตจำนวนมากอยู่ด้านบนของ Panther Lake และชิปเล็ตสำหรับประมวลผลนั้นใช้กระบวนการผลิต 18A” เซลล์กล่าว “เรายังมีผลิตภัณฑ์อื่นๆ ที่จะออกวางจำหน่ายในปีหน้า ซึ่งใช้บรรจุภัณฑ์แบบดั้งเดิมมากกว่า — ดังนั้นจึงไม่จำเป็นต้องวางซ้อนกัน แต่เป็นแพ็คเกจแบบหลายชิป ขณะนี้เรากำลังทำงานเกี่ยวกับแผนงานในอนาคตเพื่อรวมถึง 14A ด้วย Panther Lake เป็นผลิตภัณฑ์สำหรับลูกค้า แต่แม้กระทั่งในส่วนนี้ เราก็มีชิปเล็ตที่แตกต่างกันสำหรับความต้องการที่แตกต่างกัน เรามีชิปเล็ตสำหรับประมวลผลที่เน้นประสิทธิภาพ แต่เราก็มีตัวชี้วัดประสิทธิภาพต่อวัตต์หรือการประหยัดพลังงานจำนวนมาก เพื่อให้คุณได้อายุการใช้งานแบตเตอรี่ที่ดี นอกจากนี้เรายังมีชิปเล็ตสำหรับกราฟิก ซึ่งเน้นการลดการใช้พลังงานและความสมดุลระหว่างพลังงานและประสิทธิภาพ และยังมีชิปเล็ตอื่นๆ ที่เป็นแอปพลิเคชันชิปเซ็ตแบบดั้งเดิม ซึ่งทำหน้าที่เชื่อมต่อกับระบบประมวลผลส่วนที่เหลือทั้งหมด และยังมีผลิตภัณฑ์สำหรับเซิร์ฟเวอร์ ซึ่งมีความไวต่อพลังงานอย่างมาก”

การปรับปรุงประสิทธิภาพนั้นแตกต่างกันไปตามแต่ละโหนดและกระบวนการผลิต แต่ยุคที่ประสิทธิภาพและการใช้พลังงานดีขึ้น 30% ในแต่ละโหนดใหม่นั้นได้ผ่านพ้นไปแล้ว

“จากมุมมองด้านการออกแบบ ความคาดหวังของลูกค้าที่ต้องการนำเทคโนโลยี 2 นาโนเมตรมาใช้ หากพวกเขากำลังเปลี่ยนจาก 3 นาโนเมตรมาเป็น 2 นาโนเมตร คือประสิทธิภาพที่เร็วขึ้นโดยเฉลี่ย 10% ถึง 15% และการใช้พลังงานที่ลดลง 20% ถึง 30% — และแน่นอนว่าความหนาแน่นของทรานซิสเตอร์ที่สูงขึ้นประมาณ 15%” Chakraborty จาก Synopsys กล่าว “แต่ก็มีความท้าทายว่าคุณจะสามารถบรรลุเป้าหมายเหล่านั้นได้หรือไม่ การใช้พลังงานที่ต่ำลงนั้นดึงดูดใจเป็นอย่างมากสำหรับแอปพลิเคชันจำนวนมากที่ให้ความสำคัญกับประสิทธิภาพต่อวัตต์และความหนาแน่นของทรานซิสเตอร์ที่สูงขึ้น นวัตกรรมและการลงทุนจำนวนมากที่ Synopsys ได้ทำไปนั้นก็เพื่อเพิ่มประสิทธิภาพสูงสุดที่คุณจะได้รับจากเทคโนโลยี 2 นาโนเมตร แต่ก็มีความท้าทายในโลกแห่งความเป็นจริงที่นำไปสู่ผลผลิตและการผลิต”

แตกต่างจากในอดีต ผลผลิตของชิปประมวลผลล้ำสมัยไม่ได้ถูกกำหนดโดยการทดสอบขั้นสุดท้ายอีกต่อไปแล้ว ชิปเหล่านั้นยังคงต้องถูกประกอบเข้ากับแพ็คเกจขั้นสูงบางประเภท และต้องทำงานได้ตามข้อกำหนดในภาคสนามอย่างต่อเนื่อง

“ที่ระดับ 2 นาโนเมตรและ 18 แอมป์ ความท้าทายหลักไม่ได้อยู่ที่การลดขนาดทรานซิสเตอร์เพียงอย่างเดียวอีกต่อไป” แลนด์แมนจาก proteanTecs กล่าว “แต่เป็นการจัดการความไม่แน่นอนตลอดวงจรชีวิตของซิลิคอน เมื่อสถาปัตยกรรมเปลี่ยนไปใช้แผ่นนาโนและระบบจ่ายพลังงานแบบใหม่ ขอบเขตของความผิดพลาดจะลดลงอย่างมากในด้านฟิสิกส์ของอุปกรณ์ การผลิต บรรจุภัณฑ์ และภาระงานจริง ผลกระทบที่เคยเป็นเรื่องรอง เช่น แรงดันตกเฉพาะจุด การไล่ระดับความร้อน การเสื่อมสภาพ และความเครียดจากภาระงาน ตอนนี้จะถูกขยายอย่างต่อเนื่องและเฉพาะจุด นี่เป็นสิ่งที่เห็นได้ชัดแล้วในพฤติกรรมการเพิ่มกระแสไฟในช่วงแรก ซึ่งความแปรปรวนต้องได้รับการทำความเข้าใจไม่เพียงแค่ในเชิงสถิติ แต่ยังรวมถึงในเชิงพื้นที่และพลวัตด้วย สมมติฐานแบบคงที่และขอบเขตความปลอดภัยในกรณีที่เลวร้ายที่สุดไม่เพียงพออีกต่อไป เพราะสภาวะที่อันตรายที่สุดไม่ได้อยู่ที่มุมคงที่ แต่เป็นสภาวะชั่วคราว ขึ้นอยู่กับภาระงาน และมักมองไม่เห็นจนกว่าระบบจะทำงาน อุตสาหกรรมกำลังก้าวข้ามจุดเปลี่ยนที่ความถูกต้องต้องได้รับการจัดการอย่างต่อเนื่อง แทนที่จะสันนิษฐานเมื่อลงนามอนุมัติ”

การแลกเปลี่ยนที่ไม่มีที่สิ้นสุด‍

เพื่อให้เข้าใจว่าเรื่องนี้ซับซ้อนเพียงใด ลองพิจารณาประสิทธิภาพ ซึ่งส่งผลโดยตรงต่อความร้อน ยิ่งมีการใช้งานเซิร์ฟเวอร์ AI มากเท่าไร ก็ยิ่งต้องการตรรกะที่มีประสิทธิภาพสูงขึ้นเท่านั้น เพราะจะช่วยประหยัดพลังงาน แต่การทำงานที่ความถี่สูงขึ้นก็สร้างความร้อนมากขึ้นเช่นกัน ซึ่งหมายความว่าต้องมีการระบายความร้อนออกไป หากแผ่นระบายความร้อนแบบพาสซีฟไม่เพียงพอ ก็จำเป็นต้องใช้วิธีการระบายความร้อนแบบแอคทีฟที่ใช้พลังงาน สูงกว่า

ด้วยกระบวนการ 2 นาโนเมตร สามารถอัดทรานซิสเตอร์ลงในพื้นที่ที่กำหนดได้มากกว่าที่ 3 นาโนเมตร[1] นั่นหมายถึงความหนาแน่นของพลังงานที่สูงขึ้น ซึ่งทำให้สามารถประมวลผลได้มากขึ้นและเร็วขึ้นโดยใช้พลังงานเท่าเดิม ส่งผลให้โหนดใหม่แต่ละโหนดสามารถประหยัดพลังงานสำหรับภาระงานที่กำหนดได้ แต่หากการใช้งานเพิ่มขึ้นมากเกินไป ความร้อนจะสูงขึ้นจนถึงจุดที่ชิปต้องใช้ระบบระบายความร้อนที่ซับซ้อนมากขึ้น — การระบายความร้อนออกจากภายในชิปที่มีพลังงาน ทรานซิสเตอร์ และความหนาแน่นของความร้อนสูงขึ้นทำได้ยากขึ้น — หรือประสิทธิภาพจะลดลง ซึ่งอาจทำให้เหตุผลทั้งหมดในการเปลี่ยนไปใช้ 2 นาโนเมตรตั้งแต่แรกนั้นไร้ประโยชน์

ในแต่ละโหนดใหม่หลังจาก 20 นาโนเมตร (16/14 นาโนเมตรสำหรับ TSMC และ Samsung) ปัญหาด้านความร้อนจัดการได้ยากขึ้นเรื่อยๆ ส่งผลให้เกิดการประนีประนอมที่ดูเหมือนไม่มีที่สิ้นสุด ในขณะที่การนำ FinFET มาใช้ช่วยลดการรั่วไหลของเกต แต่ความหนาแน่นของความร้อนกลับเพิ่มขึ้นตามจำนวนทรานซิสเตอร์ที่มากขึ้น ที่ 7 นาโนเมตร และแต่ละโหนดถัดไปหลังจากนั้น การรั่วไหลของเกตก็กลายเป็นปัญหาอีกครั้ง ซึ่งยิ่งเพิ่มปัญหาด้านความร้อนที่เกิดจากความหนาแน่นของกำลังไฟฟ้าแบบไดนามิกที่เพิ่มขึ้น

ปัญหาการรั่วไหลของเกตจะได้รับการแก้ไขอีกครั้งด้วย FET แบบเกตล้อมรอบทั้งหมดที่ระดับ 2 นาโนเมตร และอีกครั้งด้วย FET แบบคอมพลีเมนต์ในโหนดในอนาคต และวัสดุใหม่ๆ เช่น โมลิบเดนัม และแม้กระทั่งวัสดุ 2 มิติในอนาคต แต่ความหนาแน่นของพลังงานจะยังคงเป็นปัญหาหากการใช้ตรรกะสูงเกินไป ดังนั้นวิธีการใช้งานตรรกะล้ำสมัยอาจต้องมีการแลกเปลี่ยนที่ซับซ้อนในการประกอบแบบหลายชิป และในตำแหน่งที่ข้อมูลได้รับการประมวลผลทางกายภาพหรือประมวลผลล่วงหน้าภายในระบบ

นอกจากนี้ยังมีปัจจัยอื่นๆ ที่เข้ามาเกี่ยวข้องในสูตรทางเศรษฐกิจนี้ด้วย เช่น ระยะเวลาที่ใช้ในการผลิตชิปตั้งแต่เริ่มคิดค้นจนถึงการทดสอบขั้นสุดท้าย “ลูกค้าบางรายต้องการออกแบบเอง และให้เราเป็นผู้จัดหาซิลิคอน บรรจุภัณฑ์ และประกอบทุกอย่างเข้าด้วยกัน” ไบกาจาก Rapidus กล่าว “กระบวนการผลิตของเราเน้นเฉพาะการผลิตเวเฟอร์เดี่ยว เราไม่มีการผลิตแบบเป็นชุด ซึ่งทำให้เราสามารถรวบรวมข้อมูลที่หลากหลายจากแต่ละเวเฟอร์เพื่อนำไปใช้ในการออกแบบ ดังนั้นเราจึงมีการเพิ่มประสิทธิภาพร่วมกันระหว่างการออกแบบและการผลิต และข้อมูลที่มาจากลูกค้า ผนวกกับการเพิ่มประสิทธิภาพภายในของเรา ทำให้เราสามารถปรับแต่งตามความต้องการของลูกค้าได้ สิ่งที่สำคัญมากคือระยะเวลาในการส่งมอบงาน”

เวลาคือเงินสำหรับศูนย์ข้อมูล AI แต่เศรษฐศาสตร์นั้นอาจซับซ้อนพอๆ กับส่วนผสมและปฏิสัมพันธ์ของชิปในแพ็กเกจ ตรรกะสามารถแยกย่อยออกเป็นชิปขนาดเล็กและเชื่อมต่อผ่านตัวเชื่อมต่อซิลิคอนขนาดใหญ่โดยใช้แนวทาง 2.5 มิติ แต่ยิ่งตัวเชื่อมต่อมีขนาดใหญ่เท่าไร ต้นทุนก็ยิ่งสูงขึ้น ระยะทางที่สัญญาณต้องเดินทางก็ยิ่งไกลขึ้น และผลกระทบต่อประสิทธิภาพก็ยิ่งมากขึ้นเท่านั้น

ชิปเล็ตยังสามารถวางซ้อนกันได้ในแพ็คเกจ 3D-IC หรือ 3.5D แต่ต้องใช้เวลาในการพัฒนามากขึ้น และชุดประกอบเหล่านี้สามารถรวมซีพียู, จีพียู, เอ็นพียู, ทีพียู หรือส่วนประกอบอื่นๆ ที่พัฒนาขึ้นในกระบวนการผลิตเดียวกันหรือต่างกันก็ได้ แต่การรวมเข้าด้วยกันนั้นต้องอาศัยความเข้าใจอย่างลึกซึ้งเกี่ยวกับผลกระทบทางกายภาพของแต่ละชิ้นส่วน และการปรับสมดุลที่ซับซ้อน

สรุป‍

เหตุผลในการย้ายไปใช้โหนดกระบวนการถัดไปไม่ได้ขึ้นอยู่กับเพียงหนึ่งหรือสองสิ่งอีกต่อไปแล้ว เหตุผลอาจแตกต่างกันไปตามกลุ่มตลาด ปริมาณงาน หรือตัวชี้วัด PPA/C มาตรฐาน การปรับขนาดเพียงอย่างใดอย่างหนึ่งอาจเพียงพอสำหรับบางแอปพลิเคชัน ในขณะที่บางแอปพลิเคชันอาจต้องปรับให้เหมาะสมกับทุกตัวชี้วัด แต่ในหลายกรณี การออกแบบขั้นสุดท้ายจะรวมถึงการผสมผสานของโหนดต่างๆ และวิธีการใหม่ๆ ในการแลกเปลี่ยน PPA/C ที่สร้างสมดุลระหว่างลำดับความสำคัญสำหรับระบบขนาดใหญ่ขึ้น

“หากมองย้อนกลับไปใน 40 ปีที่ผ่านมา โหนดบางโหนดนั้นดีมากในด้านการลดการใช้พลังงาน การเพิ่มประสิทธิภาพ หรือการลดพื้นที่การผลิต” ฟรีดจาก Lam Research กล่าว “แต่สุดท้ายแล้ว การรวมทุกอย่างเข้าด้วยกันจะทำให้โหนดนั้นมีมูลค่ามากขึ้น การลดพื้นที่การผลิตและการเพิ่มประสิทธิภาพนั้นชะลอตัวลงเล็กน้อย การลดการใช้พลังงานยังคงทำได้ดีมากเมื่อเราก้าวไปสู่สถาปัตยกรรมอุปกรณ์ขั้นสูงเหล่านี้ และการลดต้นทุนจะเป็นตัวขับเคลื่อนพื้นฐานของมูลค่าโหนด หากคุณสามารถเพิ่มจำนวนชิปต่อเวเฟอร์ได้ 1.7 เท่า พร้อมกับประสิทธิภาพและการใช้พลังงานที่ดีขึ้น นั่นจะกลายเป็นจุดเด่นของการลดขนาด แต่การใช้งานขั้นสุดท้ายจะเป็นตัวกำหนดว่าคุณให้ความสำคัญกับพลังงาน ประสิทธิภาพ พื้นที่ หรือต้นทุนมากที่สุด ตัวอย่างเช่น เทคโนโลยีสวมใส่ได้จะมีความอ่อนไหวต่อพื้นที่และต้นทุนมากกว่าพลังงานและประสิทธิภาพ หรือหากต้องทำงานด้วยแบตเตอรี่และเราไม่เคยเสียบปลั๊กเลย นั่นจะเน้นที่พลังงานมากกว่าพื้นที่และต้นทุน”