การสร้างรากฐานสถาปัตยกรรมเครือข่ายสัญญาณนาฬิกาที่ถูกต้องจะสร้างความแตกต่างอย่างมากต่อประสิทธิภาพชิป พลังงาน และเวลาทำงานที่ดีที่สุด โดยเฉพาะอย่างยิ่งใน SoC โหนดขั้นสูงที่มีทรานซิสเตอร์หลายพันล้านตัว

ทรานซิสเตอร์แต่ละตัวซึ่งทำหน้าที่เป็นเซลล์มาตรฐาน จำเป็นต้องมีสัญญาณนาฬิกา เครือข่ายสัญญาณนาฬิกาที่มีประสิทธิภาพช่วยให้มั่นใจได้ว่าทรานซิสเตอร์จะสลับพลังงานได้อย่างมีประสิทธิภาพ ในโหนดขั้นสูงในปัจจุบัน เมื่อการออกแบบเปลี่ยนจาก N5 เป็น N3 โรงหล่อจะตรวจสอบให้แน่ใจว่าการออกแบบนั้นสลับพลังงานได้อย่างมีประสิทธิภาพ ช่วยให้วิศวกรออกแบบไม่ต้องเข้าไปแทรกแซง

แต่ประสิทธิภาพสามารถปรับปรุงให้ดียิ่งขึ้นได้ด้วยการปรับขนาดกระบวนการโดยการปรับความเร็วสัญญาณนาฬิกาและการกำหนดเส้นทางสัญญาณนาฬิกา การลบแคชบางส่วนหรือปรับขนาดให้แตกต่างกัน จะทำให้โปรเซสเซอร์รุ่นถัดไปประหยัดพลังงานได้มากยิ่งขึ้น นอกจากนี้ยังช่วยให้มีตัวเลือกในการปรับปรุงประสิทธิภาพการใช้พลังงานมากขึ้นอีกด้วย

การทำความเข้าใจความแปรผันของพลังงานที่เกิดจากนาฬิกาเป็นสิ่งสำคัญ โดยทั่วไป ความแปรผันของพลังงานจะเกิดขึ้นในการออกแบบเมื่อนาฬิกาเปิดหรือปิด และการเปลี่ยนแปลงของพลังงานเป็นปรากฏการณ์ที่เกิดขึ้นแบบสุ่มในไดอะแกรมนาฬิกา

แต่เมื่อเครือข่ายสัญญาณนาฬิกาขยายไปทั่วชิปขนาดกริด การจับเวลาจะซับซ้อนขึ้นอย่างทวีคูณ โดยเฉพาะอย่างยิ่งสำหรับระบบซิงโครนัสขนาดใหญ่ นักออกแบบต้องเผชิญกับความท้าทายมหาศาล เนื่องจากความเบี่ยงเบนของสัญญาณนาฬิกาทำได้ยากขึ้นและระยะขอบเวลาก็ลดลง

ที่แย่กว่านั้นคือ เครือข่ายสัญญาณนาฬิกากินไฟในอัตราที่สูงมาก “เครือข่ายสัญญาณนาฬิกาสามารถกินไฟไดนามิกของชิปได้มากถึงครึ่งหนึ่ง ส่งผลให้ต้นทุนระบบเพิ่มขึ้น ช่วงพลังงานระดับระบบลดลง และต้นทุนรวมในการเป็นเจ้าของที่เพิ่มขึ้นสำหรับ AI ศูนย์ข้อมูล และผู้ผลิตอุปกรณ์ดั้งเดิม (OEM) ด้านยานยนต์” เจฟฟรีย์ เฟรเดนเบิร์ก ประธานเจ้าหน้าที่ฝ่ายเทคโนโลยีและผู้ร่วมก่อตั้ง Movellus กล่าว

โดยทั่วไปแล้ว การเลือกโครงสร้างและกลยุทธ์เครือข่ายสัญญาณนาฬิกาเป็นการตัดสินใจด้านการออกแบบทางกายภาพ “อย่างไรก็ตาม ศูนย์ออกแบบกำลังนำคำสั่งเลื่อนไปทางซ้ายมาใช้กับสถาปัตยกรรมสัญญาณนาฬิกา ทำให้การตัดสินใจเข้าใกล้ขั้นตอนสถาปัตยกรรมมากขึ้น การเลื่อนไปทางซ้ายช่วยให้นักออกแบบสามารถใช้ประโยชน์จากประสิทธิภาพการใช้พลังงานและประสิทธิภาพที่เพิ่มขึ้นในระหว่างขั้นตอนการก่อสร้าง (การวางตำแหน่งและการวางเส้นทาง)” เฟรเดนเบิร์กกล่าว

ก่อนหน้านี้ ทีมวิศวกรรมได้สร้างแผนผังสัญญาณนาฬิกาที่ซับซ้อนขึ้นเพื่อระบุว่าพวกเขาต้องการให้ทุกอย่างบนชิปซิงค์กันตั้งแต่มุมหนึ่งไปอีกมุมหนึ่ง “ความท้าทายคือการมีสัญญาณนาฬิกาอยู่ใกล้จุดศูนย์กลางของชิป แล้วกระจายสัญญาณนาฬิกานั้นในลักษณะที่วงจรทุกวงจรบนชิปซิงค์กับวงจรอื่นๆ ตลอดเวลา” สตีเวน วู เพื่อนร่วมงานและนักประดิษฐ์หลักของแรมบัสกล่าว “แต่การซิงโครไนซ์ทั่วโลกนี้กลายเป็นปัญหา เพราะการกระจายสัญญาณนาฬิกาความถี่สูงไปทั่วชิปนั้นใช้พลังงานมาก จากนั้นผู้คนก็เริ่มพูดว่า 'บางทีฉันอาจไม่จำเป็นต้องซิงโครไนซ์ทุกอย่างทั่วโลก บางทีฉันอาจซิงโครไนซ์วงจรเฉพาะที่ในส่วนเล็กๆ เพียงไม่กี่ส่วนของการออกแบบชิปของฉัน'” แต่ก็ยังมีปัญหาเรื่องการรบกวนโดเมนเมื่อคุณย้ายจากโดเมนหนึ่งไปยังอีกโดเมนหนึ่ง และจำเป็นต้องใช้วงจรพิเศษเพื่อให้สามารถถ่ายโอนข้อมูลระหว่างขอบเขตที่ไม่ได้ซิงโครไนซ์นาฬิกาได้ เมื่อมองไปที่บริษัทที่ออกแบบชิป AI สิ่งที่พวกเขาทำคือพูดว่า 'บางทีฉันอาจไม่จำเป็นต้องสร้างเกาะซิงโครไนซ์ขนาดใหญ่ด้วยซ้ำ' บางทีฉันอาจจะซิงค์กับวงจรข้างๆ ฉันก็ได้' นั่นช่วยลดความจำเป็นในการกระจายสัญญาณนาฬิกาความแม่นยำสูงไปทั่วทั้งชิป”

นี่ไม่ได้หมายความว่าเราจะได้เห็นการออกแบบแบบไร้สัญญาณนาฬิกา "นาฬิกายังคงมีความจำเป็น แต่ความต้องการในการซิงโครไนซ์นาฬิกาทั้งหมดทั่วทั้งชิปจะลดลง" วูกล่าว "จากนั้นคุณก็สามารถเริ่มลดการใช้พลังงานได้เช่นกัน ชิป AI เหล่านี้บางตัว และสิ่งต่างๆ เช่น อาร์เรย์ซิสโตลิก ไม่จำเป็นต้องใช้นาฬิกาแบบโกลบอลทรีขนาดใหญ่ที่ใช้พลังงานมาก นั่นคือเวลาที่คุณจำเป็นต้องนำพลังงานทั้งหมดนั้นไปใช้กับสิ่งต่างๆ เช่น SRAM ที่เพิ่มขึ้น และส่วนประกอบการประมวลผลที่มากขึ้น"

สาเหตุ/ผล

แต่ถ้าสัญญาณนาฬิกาไม่ตรงกัน ก็จะส่งผลกระทบตามมา “ในแง่ของประสิทธิภาพ ต้องใช้เวลาสักพักกว่าจะผ่านขีดจำกัดเหล่านี้ไปได้ เพราะมันไม่ได้ซิงโครไนซ์กันอย่างสมบูรณ์แบบ และคุณต้องยอมรับมัน” เขากล่าว “ในกรณีของนักพัฒนา AI พวกเขาบอกว่า ‘เราจะแก้ปัญหาแบบนั้นได้ เพราะสิ่งที่เราสนใจคือปริมาณงานทั่วโลก ถ้าผมพิสูจน์ได้ว่าการประหยัดพลังงานจะทำให้ผมมีหน่วยประมวลผลประมวลผลได้มากขึ้น แม้ว่าการถ่ายโอนข้อมูลอาจใช้เวลานานขึ้นเล็กน้อย ผมก็จะมีกระบวนการประมวลผลมากขึ้น และชีวิตของผมจะดีขึ้นถ้าผมทำได้’ ในด้านพลังงาน คุณจะประหยัดค่านาฬิกา ซึ่งมักจะดี แต่ความหน่วงในการส่งสิ่งต่างๆ ผ่านชิปมักจะสูงกว่า ดังนั้น หากคุณอยู่ในแอปพลิเคชันที่มีความสำคัญอย่างยิ่งต่อความหน่วง คุณมักจะต้องการวงจรแบบซิงโครไนซ์และการข้ามขอบเขตการซิงโครไนซ์ที่มากขึ้น แต่ถ้าคุณยอมสละบางส่วนไป การเลิกใช้สถาปัตยกรรมแบบนั้นก็สมเหตุสมผลมาก”

ความผันแปรยิ่งเพิ่มปัญหาอีกประการหนึ่ง เพราะความผันแปรของพลังงานใดๆ ก็ตามจะส่งผลต่อจังหวะเวลา “เช่นเดียวกับที่พลังงานกระเพื่อมวิ่งผ่านชิป ประสิทธิภาพก็กระเพื่อมในลักษณะเดียวกันเมื่อแรงดันไฟฟ้าตกคร่อมเซลล์หน่วยความจำ” มาร์ค สวินเนน ผู้อำนวยการฝ่ายการตลาดผลิตภัณฑ์ของ Ansys กล่าว “มันอาจยังคงอยู่ในขีดจำกัดที่ยอมรับได้ของแรงดันไฟฟ้าตกคร่อม แต่นั่นหมายความว่าเซลล์หน่วยความจำจะช้าลงเล็กน้อย ยิ่งแรงดันไฟฟ้าจ่ายต่ำลง ทรานซิสเตอร์ก็จะยิ่งสลับตัวช้าลง ดังนั้นเมื่อแรงดันไฟฟ้าตก ประสิทธิภาพก็จะลดลงตามไปด้วย และหากคุณมีแรงดันไฟฟ้าตกคร่อมเฉพาะที่มากพอ แรงดันไฟฟ้าตกคร่อมแต่ละครั้งก็อาจจะไม่มีปัญหาอะไร แต่เมื่อนำมารวมกันแล้ว พวกมันจะเข้าสู่เส้นทางวิกฤตนี้ และเส้นทางนี้จะช้าหรือเร็วเกินไป หากแรงดันไฟฟ้าพุ่งสูง คุณจะได้ประสิทธิภาพที่เร็วขึ้นและอาจทำให้พลาดเวลาหน่วง ปัญหาคือผลกระทบของสัญญาณรบกวนพลังงานต่อจังหวะเวลา และเหยื่อหลักของปัญหานี้คือสัญญาณนาฬิกา”

นาฬิกาเป็นเครือข่ายขนาดใหญ่ และตามหลักการแล้วควรมีพัลส์ที่ไหลลงมาอย่างต่อเนื่องตลอดวงจรนาฬิกา อย่างไรก็ตาม เนื่องจากการสลับสัญญาณใกล้กับวงจรนาฬิกา เกตนาฬิกาเหล่านี้อาจทำงานช้าลงหรือเร็วขึ้นเล็กน้อยแบบสุ่ม ซึ่งทำให้เกิดอาการสั่นของสัญญาณนาฬิกา หนึ่งในองค์ประกอบหลักของอาการสั่นของสัญญาณนาฬิกาในปัจจุบันคือ ริปเปิลพลังงานและความแปรผันของพลังงาน

"วงจรอิเล็กทรอนิกส์ใดๆ ในปัจจุบันโดยพื้นฐานแล้วเป็นเครื่องจักรสถานะ โดยที่นาฬิกาจะเปลี่ยนจากสถานะหนึ่งไปสู่อีกสถานะหนึ่ง และช่วงเวลาระหว่างนาฬิกาสองตัวนั้นโดยพื้นฐานแล้วก็คือปริมาณงานที่คุณสามารถทำได้ในแต่ละเฟสของนาฬิกา" Swinnen กล่าว แต่คุณต้องมีระยะขอบ แน่นอนว่ามีการตั้งค่าและเวลาค้าง ซึ่งช่วยลดเวลาของนาฬิกา แต่ค่า Jitter เป็นตัวแปรหรือตัวแปรที่ไม่ทราบแน่ชัดอีกตัวหนึ่งที่ทำให้เวลาที่คุณต้องทำงานลดลง เพราะนาฬิกาอาจมาช้าหรือเร็วก็ได้ มันเป็นแบบสุ่ม วิธีการทำงานของค่า Jitter เป็นแบบสถิติ ดังนั้นจึงส่งผลต่อเวลาทั้งหมดของชิป หากคุณสามารถลดค่า Jitter ลงได้ เช่น 10% หรืออย่างน้อยก็คาดการณ์ได้ดีขึ้น ก็เหมือนกับการทำให้นาฬิกาเร็วขึ้น 10% ซึ่งมีผลกระทบอย่างมาก ปัจจุบันนี้ค่า Margin ทำได้ยากกว่ามาก ดังนั้นคุณจึงต้องการความแม่นยำ แต่สาเหตุหลักของค่า Jitter คือความแปรผันของกำลัง ซึ่งเป็นที่มาของการวิเคราะห์ค่า Jitter ของนาฬิกา เครื่องมือจับเวลาแบบเดิมถือว่าแรงดันไฟฟ้าเป็นสิ่งคงที่ เครื่องมือเหล่านี้ทั้งหมดสร้างขึ้นโดยตั้งสมมติฐานว่าแรงดันไฟฟ้าคงที่ ดังนั้นพวกเขาจึงไม่สามารถรับมือกับปัญหานี้ได้ เพราะพวกเขาไม่เห็นมันตั้งแต่แรก” ความแปรผันของกำลัง นั่นไม่ใช่หนึ่งในพารามิเตอร์ของพวกเขา

นอกจากนี้ ในโหนดกระบวนการขั้นสูงมาก ผลกระทบจากการไม่ตรงกันอาจทำให้เกิดการรบกวนได้

“การเชื่อมต่อทรานซิสเตอร์เป็นข้อได้เปรียบสำคัญของเทคโนโลยีกระบวนการขั้นสูง ตรงที่คุณสามารถมีทรานซิสเตอร์สองตัวที่เชื่อมต่อกันอย่างแน่นหนามาก ดังนั้นหากพื้นที่มีขนาดใหญ่ขึ้น ความไม่ตรงกันก็จะน้อยลง” ปริยันก์ ชุกลา ผู้จัดการฝ่ายการตลาดผลิตภัณฑ์อาวุโสของ Synopsys กล่าว “ เมื่อพื้นที่ทางภูมิศาสตร์เล็กลง คุณไม่เพียงแต่จะมีฟอร์มแฟกเตอร์ที่เล็กลงเท่านั้น แต่คุณยังมีฟินเฟตด้วย ก่อนหน้านี้ เรามีฟอร์มระนาบ ดังนั้นการเชื่อมต่อจึงง่ายกว่า ในฟินเฟต มีครีบสามอันสำหรับสร้างทรานซิสเตอร์ และมีการเพิ่มขั้นตอนกระบวนการเพื่อสร้างครีบเหล่านั้น ดังนั้นความไม่ตรงกันจึงปรากฏให้เห็นในรูปแบบของความสั่นไหวแบบต่างๆ ซึ่งเป็นเรื่องใหม่ ก่อนหน้านี้ไม่เคยมีมาก่อน นอกจากนี้ ก่อนหน้านี้ เทคนิคมาตรฐานคือการเพิ่มขนาด แต่ในปัจจุบัน โดยทั่วไปแล้ว สิ่งนี้ไม่ได้ช่วยอะไร เพราะจะเพิ่มความจุหากพื้นที่มีขนาดใหญ่ขึ้น คุณกำลังเพิ่มความจุ ดังนั้นจำเป็นต้องมีวงจรใหม่เพื่อจัดการกับความท้าทายเหล่านี้ นี่เป็นประเด็นใหม่เกี่ยวกับโหนดขั้นสูง”

สำหรับนักออกแบบดิจิทัล เครื่องมือเชิงพาณิชย์สามารถแก้ไขปัญหานี้ได้โดยตรง ตั้งแต่การวิเคราะห์ความสั่นไหวของสัญญาณนาฬิกาไปจนถึงการวิเคราะห์เวลาเชิงสถิติแบบแปรผัน เครื่องมือเหล่านี้สามารถใช้วิเคราะห์ผลกระทบของแรงดันไฟฟ้าและสัญญาณรบกวนแรงดันไฟฟ้าต่อเวลา และยังสามารถคำนวณความหน่วงของสัญญาณนาฬิกา เพื่อบ่งชี้ว่าความล่าช้าจะมากน้อยเพียงใดและสาเหตุของความล่าช้าคืออะไร

เทคนิคอื่นๆ ได้แก่ การวิเคราะห์แรงดันตกคร่อมแบบไดนามิก เพื่อดูว่ามีอะไรกำลังสลับไปมาในบริเวณใกล้เคียง วิธีนี้ช่วยให้ทีมออกแบบสามารถปรับปรุงเครือข่ายสัญญาณนาฬิกาเพื่อลดความไวต่อสัญญาณรบกวนแรงดันไฟฟ้าโดยไม่ต้องเสียค่าใช้จ่ายทั่วทั้งชิป หรือแม้แต่ทั่วทั้งเครือข่ายสัญญาณนาฬิกา มีขั้นตอนเฉพาะที่จะได้รับผลกระทบจากสัญญาณรบกวนแรงดันไฟฟ้ามากกว่า ดังนั้นจึงสามารถทำการวิเคราะห์สาเหตุที่แท้จริง จากนั้นกำหนดเป้าหมาย แก้ไข และบัฟเฟอร์สัญญาณนาฬิกาเพื่อลดความไว วิธีการแบบละเอียดนี้ช่วยจำกัดขอบเขตได้ เนื่องจากไม่ได้คาดการณ์กรณีที่เลวร้ายที่สุดไว้ทุกแห่ง

“นาฬิกามักถูกมองข้าม แต่หลายคนลืมไปว่าในชิปความเร็วสูงนั้น พลังงาน 30% ถึง 50% ของพลังงานทั้งหมดในชิปจะถูกใช้ไปกับนาฬิกาเพียงอย่างเดียว” สวินเนนกล่าว “พลังงานหนึ่งในสามถึงครึ่งหนึ่งถูกเผาผลาญในเครือข่ายนาฬิกา ดังนั้นเมื่อคุณออกแบบให้ใช้พลังงานต่ำ นั่นคือสิ่งแรกที่คุณควรพิจารณา”

สัญญาณอนาล็อก/ผสม

สำหรับวิศวกรอนาล็อก ไม่มีเครื่องมือใดที่สามารถใช้ควบคุมนาฬิกาได้ในลักษณะเดียวกัน ดังนั้นจึงมีการเรียนรู้สิ่งเหล่านี้มากมายในอุตสาหกรรม “วิศวกรอนาล็อกไม่ได้รับการสอนเรื่องเหล่านี้ เพราะไม่ค่อยมีใครสอนโหนดกระบวนการ finFET ขั้นสูง” ชุกลากล่าว “แต่ในการทำงาน ชิปขั้นสูงทั้งหมดจะอยู่ในกระบวนการ finFET ดังนั้นวิศวกรอนาล็อกจึงเรียนรู้เรื่องนี้ในอุตสาหกรรม พวกเขาเรียนรู้วิธีการออกแบบที่ดีขึ้นผ่านเอกสารของ IEEE หรือสัมมนาออนไลน์มากมาย”

แม้จะมีเครื่องมืออยู่แล้ว แต่นั่นหมายความว่าปัญหาด้านสถาปัตยกรรมเครือข่ายนาฬิกาและผลกระทบต่อพลังงานได้รับการแก้ไขแล้วใช่หรือไม่

Rambus' Woo ไม่คิดอย่างนั้น “ผมไม่คิดว่าทุกคนจะพอใจ ทุกคนต้องการพลังงานที่ต่ำลง โดยเฉพาะอย่างยิ่งสำหรับการสร้างสัญญาณนาฬิกา ใน PHY ของเราบางรุ่น เรามีสัญญาณนาฬิกาที่ต้องกระจายในระยะไกล และการกระจายสัญญาณนาฬิกาความถี่สูงในระยะไกลเป็นความท้าทาย คุณต้องมีรีพีทเตอร์และอะไรทำนองนั้น ดังนั้นจึงไม่มีใครพอใจกับสิ่งนี้ นี่เป็นปัญหาที่แก้ไขได้แล้วหรือ? มันเหมือนกับทุกสิ่งในการออกแบบชิป มันเป็นปัญหาที่ผู้คนสามารถแก้ไขได้แล้วในตอนนี้ แต่ถึงจุดหนึ่ง พวกเขาไม่สามารถแก้มันได้อีกต่อไป และคุณต้องทำอะไรสักอย่างจริงๆ มันคือปัญหาตีตุ่น (Whack-a-Mole) ที่มีตุ่นอีกตัวหนึ่งที่คุณต้องปัดก่อน มันเหมือนกับเมื่อตุ่นโผล่ขึ้นมา คุณต้องจัดการกับตัวนั้น ส่วนใหญ่แล้วมันก็แค่พยายามรักษาระดับให้สิ่งหนึ่งไม่ยื่นออกมามากกว่าอีกตัวหนึ่ง ตอนนี้มีวิธีแก้ปัญหาแล้ว แต่พลังงานสัญญาณนาฬิกายังคงเป็นปัญหาอยู่เสมอ คำถาม คำถามคือเมื่อไหร่คุณจะต้องจัดการกับมันต่อไป”

คนอื่นๆ ก็มีความกังวลในทำนองเดียวกัน “เมื่อเรามีสถาปัตยกรรมที่มีการอ้างอิงข้อมูลระหว่างเลเยอร์การประมวลผลที่แตกต่างกัน เราจำเป็นต้องตรวจสอบให้แน่ใจว่ามีการซิงโครไนซ์ข้อมูลบางอย่างตลอดเส้นทางข้อมูลทั้งหมด” ราเมช เชตตูเวตตี ผู้จัดการทั่วไปฝ่ายโซลูชันหน่วยความจำของ Infineon Technologies กล่าว ประการที่สอง เมื่อขนาดของชิปเพิ่มขึ้น เช่นในแรมแบบฝังตัวและแบบมัลติคอร์ เรากำลังพูดถึงขนาดชิปประมาณ 100 ตารางมิลลิเมตร หรือ 800 ตารางมิลลิเมตร การทำให้แน่ใจว่ามีการซิงโครไนซ์ที่มุมทั้งสี่ของตัวชิปเองนั้นถือเป็นความท้าทาย เพราะแน่นอนว่าจะมีความหน่วงในการกำหนดเส้นทางสัญญาณนาฬิกาภายในตัวชิปเอง เพื่อแก้ไขปัญหาทั้งหมดนี้ เราจำเป็นต้องมีสถาปัตยกรรมสัญญาณนาฬิกาที่แข็งแกร่งมาก ซึ่งคำนึงถึงข้อกำหนดด้านการตั้งค่าและระยะเวลาการรอสัญญาณทั้งหมด และสัญญาณนาฬิกาเหล่านี้เป็นสัญญาณความถี่สูง ดังนั้นคุณจะต้องมีเครือข่ายการซิงโครไนซ์ระหว่างคอร์ต่างๆ อีกวิธีหนึ่งที่เราสามารถทำได้แบบซิงโครไนซ์คือการอาศัยการจับมือระหว่างคอร์ ปัญหาของวิธีการนี้คือการลดประสิทธิภาพของการเคลื่อนย้ายข้อมูล

โดยเฉพาะอย่างยิ่งในแอปพลิเคชันการประมวลผลในหน่วยความจำ ความท้าทายที่ใหญ่ที่สุดที่ผู้คนเผชิญในสถาปัตยกรรมเหล่านี้คือการปรับปรุงประสิทธิภาพการไหลของข้อมูล

“ทันทีที่เรามีโปรโตคอลการจับมือหรือวงจรอนุญาโตตุลาการที่อาศัยการสื่อสารแบบไปมา มันจะทำให้การเคลื่อนย้ายข้อมูลระหว่างชั้นช้าลง ซึ่งไม่ดีสำหรับสถาปัตยกรรมเหล่านี้” เชตทูเวตตีกล่าว “มันจะลดประสิทธิภาพลงอย่างมาก ทีมวิศวกรรมกำลังมุ่งเน้นไปที่การใช้สถาปัตยกรรมแบบซิงโครนัสให้มากที่สุดเท่าที่จะเป็นไปได้ แต่สถาปัตยกรรมแบบซิงโครนัสจะต้องปราศจากปัญหาคอขวดในการไหลของข้อมูล นั่นคือสิ่งที่ทุกคนมุ่งหวัง ความสำเร็จจะเป็นตัวกำหนดประสิทธิภาพการใช้พลังงานโดยรวมของระบบ ซึ่งเป็นประเด็นสำคัญอย่างยิ่ง สถาปัตยกรรมนาฬิกาเป็นประเด็นสำคัญอย่างยิ่งในระบบเหล่านี้ ซึ่งเป็นแนวปฏิบัติมาตรฐานที่ทีมวิศวกรรมใช้ใน SoC เหล่านี้จำนวนมาก และพวกเขาก็มีความเข้าใจที่ดีเกี่ยวกับวิธีการทำงาน ผมมองไม่เห็นแนวทางที่สร้างสรรค์อย่างสมบูรณ์สำหรับสถาปัตยกรรมนาฬิกาโดยเฉพาะสำหรับ AI แต่ประสิทธิภาพการไหลของข้อมูลและสถาปัตยกรรมแบบซิงโครนัสเป็นสิ่งที่ผู้คนกำลังมองหาเพื่อปรับปรุงประสิทธิภาพโดยรวม ซึ่งเห็นได้ชัดว่านาฬิกามีบทบาทสำคัญ”

บทสรุป

เฟรเดนเบิร์กจาก Movellus กล่าวว่าเครือข่ายสัญญาณนาฬิกาเป็นหนึ่งในเครือข่ายที่ใหญ่ที่สุดบนชิป และมีผลกระทบอย่างมากต่อพลังงาน ประสิทธิภาพ และพื้นที่ "ในแต่ละสถาปัตยกรรมเครือข่ายสัญญาณนาฬิกา นักออกแบบต้องแลกเปลี่ยนปัจจัยสำคัญต่างๆ เช่น พลังงานกับประสิทธิภาพ หรือระยะเวลาในการนำสินค้าออกสู่ตลาดกับประสิทธิภาพ"

แม้ว่าโครงสร้างนาฬิกาจะค่อนข้างเสถียรในช่วง 25 ปีที่ผ่านมา แต่ก็มีโครงสร้างใหม่ๆ เกิดขึ้น ซึ่งช่วยยกระดับประสิทธิภาพด้านพลังงานและความยืดหยุ่นในการบอกเวลาอย่างมาก